Le blog de l'entreprise Renesas RC38108A100GBB FemtoClock®3 Attenteur et générateur d'horloge à très faible bruit de phase

RénésasLe nombre d'équipements utilisés est déterminé en fonction de l'échantillon.FemtoClock®3 Attenuateur et générateur d'horloge à très faible bruit de phase

Le nombre d'équipements utilisés est déterminé en fonction de l'échantillon.est un atténuateur de jitter de bruit de phase ultra-faible, un synthétiseur d'horloge multifréquence et un oscillateur numériquement contrôlé (DCO).les sorties de périphériques à faible puissance avec un bruit de phase intrabande ultra-faible et faux pour les émetteurs-récepteurs RF 4G et 5G et avec un jitter inférieur à 25fs-rms pour 112Gbps et 224Gbps SerDes.

Les spécifications deLe nombre d'équipements utilisés est déterminé en fonction de l'échantillon.
Nombre de sorties:8 sorties
Fréquence de sortie maximale: 2,5 GHz
Fréquence d'entrée maximale:1 GHz
Résultats de l'enquête
Cycle de fonctionnement - Max: 55 %
Jitter: 25 fs
Voltage d'alimentation - max.1.89 V
Voltage d'alimentation - Min:1.71 V
Courant d'alimentation de fonctionnement:29 mA
Température de fonctionnement minimale: - 40 °C
Température maximale de fonctionnement: + 85 °C
Sensitif à l'humidité: Oui
Voltage d'alimentation de fonctionnement: de 1,71 V à 1,89 V

Le système de détection de l'émission est utilisé pour les systèmes de détection de l'émission.

Caractéristiques duLe nombre d'équipements utilisés est déterminé en fonction de l'échantillon.
Synthétiseur de bruit à phase ultra-faible avec jitter inférieur à 25fs RMS, de 12 kHz à 20 MHz avec HPF de 4 MHz
Deux domaines indépendants de synchronisation du bruit de basse phase
Quatre domaines de fréquence de bruit de basse phase indépendants
Appui à la JESD204B/C
Bloc de synchronisation de l'heure avec convertisseur de temps en numérique (TDC), compteur d'heure de la journée (TOD) et horloges PTP
8 sorties d'horloge avec diviseurs entiers indépendants
6: LVDS, HCSL (AC-LVPECL) ou CML
2Le système d'exploitation de l'appareil doit être équipé d'un système d'exploitation de l'appareil.
Plage de fréquence de sortie:
CML: courant continu à 2,5 GHz
LVDS ou HCSL: courant continu à 1 GHz
LVCMOS: courant continu à 250 MHz
Deux entrées d'horloge différentielle configurables comme quatre entrées d'horloge à extrémité unique
Il fonctionne à partir d'une alimentation de 1,8 V.
Les entrées de l'horloge tolèrent une entrée de 1,8 V lorsque l'appareil est éteint, diminuant de moins de 1 mA
Plage de fréquences d'entrée CLKIN: CC à 1 GHz
Time Sync TDC prend en charge les entrées 1PPS et PP2S
Les DPLL sont conformes à l'UIT-T G.8262 et G.8262.1
Variation de phase DPLL entre entrée et sortie ≤ 100ps
Résolution de fréquence DCO < 10-13
Le produit doit être présenté dans un emballage de 7 × 7 mm, 64 BGA.

Applications deLe nombre d'équipements utilisés est déterminé en fonction de l'échantillon.
Le temps de fonctionnement du DAC/ADC et du DSP optique de l'avant
Horloge de référence pour 112 Gbps et 224 Gbps SerDes
Unités de distribution 5G, commutateurs et routeurs
DCO à haute performance pour les horloges basées sur le protocole de temps de précision (PTP)

Diagramme de bloc deLe nombre d'équipements utilisés est déterminé en fonction de l'échantillon.